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量子隧穿效应如何限制晶体管进一步微缩？
——从存储半导体视角解析物理极限与创新路径
引言：摩尔定律的挑战与量子隧穿效应
随着半导体工艺节点突破5nm并向3nm/2nm迈进，晶体管的物理尺寸逼近原子尺度（硅原子直径约0.2nm）。此时，量子隧穿效应（Quantum Tunneling）从理论隐患转化为实际瓶颈，直接威胁器件的可靠性与功耗表现。本文将从存储芯片（如DRAM、NAND Flash）与逻辑芯片的协同视角，解析这一效应的本质、影响及潜在解决方案。
1. 量子隧穿效应的物理机制
量子隧穿是微观粒子穿越经典理论中“不可逾越”势垒的量子行为。在晶体管中，当栅极氧化层厚度或沟道长度缩小至纳米级时：
栅极隧穿（Gate Tunneling）：电子以概率形式穿透SiO₂或High-κ介质的势垒，导致漏电流（如NMOS的Gate-Induced Drain Leakage, GIDL）。
源漏隧穿（Source-Drain Tunneling）：沟道缩短至载流子自由程（~10nm）以下时，电子无需跨越势垒即可直接隧穿，破坏开关特性。
关键数据：
当氧化层厚度
[本文先搜小芯网络搜集，仅供参考] |
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